Euro.cz Finance.cz Cnews.cz Edna.cz VideaČesky.cz Více
Flek.cz Profit.cz CoChceš.cz WoT.cz Raketka.cz Hryprodivky.cz Zdn.cz Nasvah.cz LetenkyLevne.cz Stahnu.cz Mujsoubor.cz Kniha.cz Více
Reklama

V Indii vznikají komerční procesory s open source instrukční sadou RISC-V

Pokud se zajímáte o architektury CPU a jejich instrukční sady, pak jste možná již slyšeli o RISC-V, což je na zelené louce navržená instrukční sada typu RISC vyvinutá na principu open source a volně (zadarmo) přístupná případným uživatelům. Tato instrukční sada ovšem byla vytvořena na papíře, na rozdíl od komerčních architektur vzniklých spolu s konkrétními čipy. Ovšem zdá se, že se již rýsuje i její praktické nasazení, procesory s instrukční sadou RISC-V jsou nyní ve vývoji v Indii.

O RISC-V mají zájem přímo indické úřady, ne nepodobně jako se v Číně dostalo podpory projektu na vytvoření vlastních procesorů Loongson na původně nezávislé implementaci architektury MIPS (ovšem později došlo k řádnému licencování). Také v tomto případě je zřejmě záměrem mít zcela nezávislou architekturu, neboť použití RISC-V není svázáno žádnými omezeními.

Procesory RISC-V má vyvíjet státní organizace Centre for Development of Advanced Computing (C-DAC), která by v průběhu první poloviny letoška na tento program měla dostat rozpočet odpovídající 45 milionům dolarů. Cílem je vyvinout 64bitové CPU, jehož účel nebyl zatím pevně specifikován. Má jít o čip se čtyřmi jádry s instrukční sadou RISC-V, přičemž architektura se údajně označuje „Vega“. Existující návrhy jader od tvůrců RISC-V se nazývají Rocket a Sodor, takže v Indii asi vznikne jádro upravené nebo zcela nové.

Vega má být superskalární architektura se zpracováváním instrukcí stylem out-of-order a ve finálním čipu má běžet na taktu až 2,0 GHz (ovšem v takovýchto případech se často stane, že dosažené frekvence jsou nakonec nižší). Použita má být 64 KB L1 cache (32 KB data, 32 KB instrukce) a 512 KB L2 cache. Institut kvůli urychlení a usnadnění vývoje tato jádra zaintegruje pomocí propojovací logiky a protokolů pro koherentní spojení od ARMu (AMBA ACE a AXI4), takže v první fázi výsledný SoC úplně nezávislý nebude.

Architektura Vega, implementace instrukční sady RISC-V připravovaná v C-DEC
Architektura Vega, implementace instrukční sady RISC-V připravovaná v C-DEC

C-DAC má pro tuto práci zhruba 70 inženýrů a podle jejich šéfa by údajně mohli zvládnout tape-out tohoto procesoru v době zhruba 30 měsíců, pokud jim „klapne“ financování. Půjde ale o nejnáročnější návrh, který doposud vytvářeli, takže zpoždění je asi dost reálnou možností. Předchozí čipy, které C-DAC vytvořilo, byly 8bitové řadiče až 32bitová CPU či bloky pro čipy. Zadavateli byly jak firmy, tak státní správa a v případě úspěchu by i tento RISC-V mohl být kromě veřejného sektoru nabízen i tomu soukromému. Jak životaschopný a konkurenceschopný ale nakonec bude, to je zatím velká neznámá.

 

 

Univerzitní Shakti

V Indii nejde o první projekt na implementaci instrukční sady RISC-V v reálném hardwaru. V akademickém prostředí vznikl jako první projekt procesorů Shakti (počeštěně Šakti) na univerzitě Indian Institute of Technology v Čennaí (neboli Madrásu). Tam mají na programu rodinu 32 a 64bitových implementací pro různé účely. V tomto případě jde ale hlavně o akademický projekt a v práci na něm se střídají studenti univerzity. Rovněž financováním se projekt nedá srovnávat s komerčním vývojem CPU. Na návrhu jader Shakti by ale mohly komerční čipy vzniknout, údajně by se totiž věci mohl ujmout připravovaný startup (či startupy).

Zajímavé je, že tento projekt původně měl používat RISC architekturu Power. Studenti pracují na šesti návrzích, pokročilé jsou zatím dva z nich. První z nich je jednodušším jádrem typu in-order s třístupňovou pipeline pro embedded a podobná nasazení (například internet věcí). Druhý je ovšem ambicióznějším jádrem typu out-of-order s vyšším výkonem.

Schéma architektury Shakti-S, mířené do sercerů či PC
Schéma architektury Shakti-S, mířené do sercerů či PC

Zdroj: EE Times

Oblíbené Tisk E-mail
Další články na téma: 
Reklama

Komentáře

30 mesiacov do tape-outu? To nieje príliš optimistické, vzhľadom na to že niektoré implementácie ich majú za sebou už niekoľko.

Inak RISC-V nevznikalo na zelenej lúke. Tak ako všetky ostatné podobné ISA vychádza z už existujúcich sád a vďaka prakticky neexistujúcej spetnej kompatibilite by mal viac vyhovovať dnešným požiadavkám (závislosť na pamäti, široký superskalár-ILP, závislosti medzi inštrukciami...). Osobne som celkom zvedavý ako by dopadlo veľké jadro s pipeline prispôsobenou na 4-5GHz.

Když jsem o tom četl, tak tam je inspirace třeba MIPSem, to samozřejmě.

Já tím myslel, že to není výsledek takové té nahodilé evoluce ve stylu 8086: "ISA částečně odvozená od 8080 kvůli snazšímu portování sw" -> rozšířeno na 32bitů -> ... -> shodou okolností hlavní ISA dneška. Na zelené louce je to v tom smyslu, že se začalo koncepčně/systematicky a není to prostě instrukční sada vzniklá jako vedlejší produkt vzniku nějakého konkrétního historického CPU.

Reklama
Reklama