Názory k článku Budoucnost čipové technologie: TSMC odhalilo 1,6nm proces, Super Power Rail bude přelomová změna

Porad ma TSMC smele plany a to je dobre.

Ale co na to rika ASML?

ASML už dodává stroje. V tom problém nevidím, stroj je jen ta menší část problému. To podstatné je dál - stroje jsou schopny vyrábět nějaké struktury v křemíku, ale nikde není dáno, že ty struktury budou skutečně fungovat, nebo fungovat tak, jak zamýšlel návrhář. Další level je spolehlivost výroby, tedy zmetkovitost a výsledná cena.

pokud se technologie kontinuálně vyvíjí a testuje, dá se předpovídat, že plány jsou realistické.

jistě technologie to nová a revoluční, ale bohužel mnohem více vzroste zmetkovost a výtěžnost se docela sníží, také se budou mnohem hůře dělat tzv. respiny čipů, (oprava chyb v návrhu ) kdy se nahradily pouze některé vrstvy BEOL , což dříve zabralo 3 - 6 měsíců.

the trade-off for all of this is primarily in losing the previously mentioned perks of building a frontside chip. The transistor layer is now roughly in the middle of the chip, rather than at the end. This means that traditional debugging tools can’t directly poke the transistor layer of a completed chip to test it, and there is now 15 or so layers of signal wires between the transistor layer and the cooling service. These aren’t insurmountable challenges, as Intel’s paper takes care to lay out, but were issues that Intel had to work around in their design.

Manufacturability is the other set of trade-offs involved in moving to BS-PDN. Building power layers on the backside of a die is something that’s never been done before, which increases the chance of something going wrong. So not only does power delivery need to work, but it needs to work without significantly reducing chip yields or otherwise making chips less reliable. But if all of these things pan out, then the extra effort of building power layers on the backside of a wafer are more than cancelled out by the time and cost savings of not having to route power in through the front side.

https://images.anandtech.com/doci/18894/PowerVia%20Technical%20Deck_04.png

je to sice od Intelu ale pro TSMC budou platit ta stejná omezení

Podaří se zase vyřešit fyzikální problémy.
Jestli to klapne.
Horší je ten posun jen 10%. To vůbec neodpovídá Mooreho zákonu.
Takhle singularity nemusím dosáhnout:-(

Jsem zvědav jaký to bude mít vliv na chlazení. Měď z obou stran by mohla vylepšit odvod tepla.

Zespodu ale nemusí být kudy to teplo odvézt, tedy ne při současné konstrukci.

Teď je nad tranzistory cca 1mm křemíku. Nad ním měděný heatspreader.
Křemík chtějí zbrousit a přidat vrstvu měděných spojů.
Chlazení to jistě vylepší. Když měď má lepší odvod tepla než křemík.